知晓：双环路时钟发生器在电子系统中的应用

汕巨商业

现代电子系统中,时钟信号的稳定性和精确性对于系统性能至关重要随着数据转换器速度和分辨率不断提高,对高频\低相位噪声时钟源需求日益增长尤其在蜂窝基站\军用雷达系统和其他需要高速\高性能时钟信号的应用中,时钟发生器设计显得尤为重要双环路时钟发生器作为一种先进时钟生成技术,通过其独特结构和功能,不仅能够有效清除抖动,还能提供多个高频\低相位噪声输出,成为高端应用的理想选择然而换言之，我们应该深入了解三角波发生器的发展规律，为整个行业带去新的生机，让市场焕发生机。公司通过我们的全球供应商基础和特殊的管理系统,可以为我们的客户提供快速准确的现货购买服务。https://www.yxyic.cn/blog/Dual-Loop-Clock-Generator

基本原理


双环路时钟发生器通常由两个串联相位锁定环(PLL)组成,分别为PLL1和PLL2这种结构设计旨在结合低频和高频PLL的势,以现更高性能和灵活性







PLL1(低频PLL)：


主要负责清除参考抖动采用外部低频压控晶体振荡器(VCXO)和嵌入式阶环路滤波器,形成环路带宽在30H至100H范围内的PLL窄带宽设计使得PLL1能够有效滤除参考输入中的高频噪声和抖动,输出低相位噪声时钟信号



PLL2(高频PLL)：


负责生成高频相位对齐输出内部集成高速压控振荡器(VCO),中心频率可达数GH,并配备部分嵌入式阶环路滤波器,环路带宽通常在几百H左右PLL2利用PLL1提供的低相位噪声时钟信号作为参考,进一步生成高频\相位对齐的输出






势


抖动清除：


单个高频PLL虽然能解决频率转换问题,但很难设计出环路带宽足够低的PLL来滤除高噪声参考的影响双环路结构通过PLL1窄带宽设计,有效衰减参考输入相位噪声,显著减少输出时钟抖动,使整个系统时钟信号更加稳定可靠



高频输出：


在清除抖动基础上,PLL2利用高速VCO生成高频\相位对齐的输出这种高频输出不仅满足现代电子系统对时钟频率需求,还保持低相位噪声特性,确保系统高性能运行



多输出能力：


一些现代双环路模拟PLL被集成在单个芯片上,设计人员能够从一个相位对齐源为多个需要不同频率的器件提供时钟这种设计不仅节省宝贵PCB面积,还简化系统设计,提高系统整体性能



低相位噪声：


双环路时钟发生器通过化PLL环路带宽和VCOVCXO相位噪声曲线,现整体输出低相位噪声这对于需要高精度时间同步和频率稳定的应用尤为重要






应用例与性能分析


以AD9523\AD9523-1和AD9524等时钟发生器为例,这些器件均采用双环路结构在AD9523-1中,PLL1使用外部低频VCXO和部分嵌入式阶环路滤波器,构成环路带宽在30H至100H范围内的PLL该PLL通过高性能VCXO和低环路带宽设计,有效衰减参考输入相位噪声而PLL2则采用以3GH为中心的内部高速VCO和部分嵌入式阶环路滤波器,生成高频\相位对齐输出



在际应用中,双环路时钟发生器性能表现令人瞩目通过ADICLK仿真工具验证,结果显示,PLL1输出相位噪声远低于原始参考输入相位噪声,且其环路带宽显著衰减基准电压源相位噪声在高频段,PLL2内部VCO相位噪声成为主导因素,但在一定范围内(如5H偏移频率后),其影响有限因此,双环路时钟发生器能够在宽频带内提供稳定\低相位噪声时钟信号






结论


双环路时钟发生器以其独特结构和卓越性能,在现代电子系统中发挥着越来越重要的作用通过结合低频和高频PLL势,双环路时钟发生器不仅能够有效清除抖动,还能提供多个高频\低相位噪声输出这种设计不仅满足现代电子系统对时钟信号高要求,还简化系统设计,提高系统整体性能随着技术不断进步和应用领域不断拓展,双环路时钟发生器应用前景将更加广阔